von Fernando Peñaherrera V. ; Henrik Wagner ; Sarah Fayed ; Oliver Werth ; Stephan Alexander Ferenz ; Jana Gerlach ; Tobias Lege ; Annika Ofenloch ; Thomas Poppinga ; Catharina Siemer ; Michael H. Breitner ; Bernd Engel ; Lars Kühl ; Sebastian Lehnhoff ; Astrid Nieße ; Johannes Rolink ; Sven Rosinger ; Frank Schuldt
Energy Informatics and Electro Mobility ICT Oldenburg : BIS-Verlag der Carl von Ossietzky Universität, 2021 (2021), Seite 61-71 1 Online-Ressource (87 Seiten, 4 MB)
Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen Chemnitz : Technische Universität, 2015 (2015), Seite 73-82 1 Online Ressource (182 Seiten)
von Kim Grüttner ; Philipp Andreas Hartmann ; Kai Hylla ; Sven Rosinger ; Wolfgang Nebel ; Fernando Herrera ; Eugenio Villar ; Carlo Brandolese ; William Fornaciari ; Gianluca Palermo
Power-Gating ist die vielversprechendste zur Laufzeit angewandte Technik, um Leckströme in Sub-100nm CMOS Transistoren zu verringern. Ihre Anwendung ist aber mit Zahlreichen Problemen wie Mehrkosten in Fläche und Energie und eine Verlangsamung der Schaltung verbunden. Generell ist eine Vorhersage des Einflusses dieser Technik in frühen Entwurfsphasen schwierig. Das Ziel dieser Arbeit ist die Entwicklung von Modellen für funktionale Komponenten auf RT-Ebene um frühe Entwurfsentscheidungen zu ermöglichen und um die High-Level Synthese für diese zu optimieren. Hauptbestandteile dieser Arbeit sind daher Modelle zur Abschätzung des Energieverbrauchs im aktiven und ausgeschalteten Zustand sowie des Übergangs, optimierende Scheduling-, Bindungs- und Allokations-Verfahren zur Erhöhung der Profitabilität von Power-Gating sowie ein konsistenter Entwurfsfluss von der High-Level Synthese zu nachgelagerten Design Tools. Die Modelle schätzen die Energiereduktion von funktionalen RT-Komponenten auf durchschnittlich 46%. Die optimierte Synthese kann den verbleibenden Energiebedarf um bis zu weitere 43% bzw. um durchschnittlich 19,8% senken. <dt.>
Power-gating is the most promising run-time technique in order to reduce leakage currents in sub-100nm CMOS devices but its application is associated with numerous problems. Overhead costs occur, the targeted circuit is slowed down, and in general the total impact of the power-gating technique is hard to predict at early design stages. The goal of this thesis is to develop power-gating models for functional units at RT-level to enable design tradeoffs and to optimize the high-level synthesis for the use of this design technique. Main contributions of this work are models for estimating the functional unit’s energy demand during active and sleep state as well as during a state transition, optimized scheduling, binding, and allocation approaches to increase the profitability of power-gating, and a consistent design flow of the high-level synthesis decisions to subsequent design tools. The models estimate the energy reduction of functional RT-level components to be 46% in average. The optimized synthesis approaches can even further reduce the remaining energy demand by up to 43% at an average reduction of 19.8%. <engl.>
Latin American Test Workshop LATW 2011 Los Alamitos, Calif. : IEEE Computer Society, 2011 2011, insges. 6 S. Online-Ressource (PDF-Datei: getr. Zählung)
2009 12th Euromicro Conference on Digital System Design, Architectures, Methods and Tools ; [1] Piscataway, NJ : IEEE, 2009 (2009), Seite 149-156 397 S.
